LPC1752 KB SRAM del bordo 64 di sviluppo del bit del BRACCIO 32 con Ethernet/ospite di USB 2.0

Il BRACCIO Cortex-M3 MCU di 32 bit LPC1752 fino a 512 flash di KB e 64 KB SRAM con Ethernet, l'ospite/Device/OTG di USB 2.0, POSSONO

1. Descrizione generale

I LPC1758/56/54/52/51 sono microcontroller basati Cortex-M3 del BRACCIO per incastonato
applicazioni che caratterizzano un ad alto livello di integrazione e di basso consumo energetico. Il BRACCIO
Cortex-M3 è il centro della prossima generazione che offre i potenziamenti di sistema come migliorato
metta a punto le caratteristiche e un di più alto livello di integrazione del blocchetto di sostegno.
I LPC1758/56/54/52/51 funzionano alle frequenze del CPU di fino a 100 megahertz. Il BRACCIO
Il CPU Cortex-M3 incorpora una conduttura di 3 fasi ed usa un'architettura di Harvard con
canali omnibus di dati locali separati e di istruzione come pure un terzo bus per le unità periferiche. Il BRACCIO
Il CPU Cortex-M3 inoltre comprende un'unità interna di prefetch quella supporti speculativi
ramificazione.
Il complemento periferico del LPC1758/56/54/52/51 include fino a 512 KB della cenere del fl
memoria, fino a 64 KB della memoria di dati, MACKINTOSH di Ethernet, interfaccia del dispositivo USB/Host/OTG,
il regolatore di DMA per tutti gli usi di 8 canali, 4 UARTs, 2 PUÒ canali, 2 regolatori di SSP,
Interfaccia di SPI, 3 I
2
le interfacce del C-bus, 2 introdotti più 2 hanno prodotto la I
2
interfaccia del S-bus, canale 6
12 bit ADC, 10 bit DAC, controllo motorio PWM, interfaccia del codificatore di quadratura, generalità 4
purpose i temporizzatori, uso generale prodotto 6 PWM, il temporizzatore in tempo reale (RTC) di potere ultrabasso
con il rifornimento di batteria separata e fino a 52 perni per tutti gli usi dell'ingresso/uscita

2. Caratteristiche

ARMI l'unità di elaborazione Cortex-M3, corrente alle frequenze di fino a 100 megahertz. Una memoria
L'unità della protezione (MPU) che sostiene otto regioni è inclusa.
I
ARMI il regolatore di interruzione Vectored annidato accessorio Cortex-M3 (NVIC).
I
Memoria di programmazione della cenere del fl del su chip di KB fino a 512. Acceleratore migliorato di memoria della cenere del fl
permette all'operazione ad alta velocità di 100 megahertz con gli stati di attesa zero.
I
In-sistema che programmano (ISP) ed In-applicazione che programma (IAP) via il su chip
software del bootloader.
I
il Su chip SRAM include:
N
Fino a 32 KB di SRAM sul CPU con il canale omnibus di dati/di codice locale per ad alto rendimento
Accesso del CPU.
N
Blocchetti di due/uno 16 SRAM di KB con i percorsi di accesso separati per più alta capacità di lavorazione.
Questi blocchetti di SRAM possono essere utilizzati per Ethernet (LPC1758 soltanto), USB e DMA
memoria come pure per istruzione per tutti gli usi e archiviazione di dati del CPU.
I
Regolatore di DMA per tutti gli usi di otto canali (GPDMA) sul AHB a più strati
matrice che può essere usata con lo SSP, I
2
S-bus, UART, l'analogico-digitale e
Unità periferiche del convertitore digitale-analogico, segnali della partita del temporizzatore e per
trasferimenti di memoria--memoria.